ARGOMENTO:

Automata

Si tratta di un acceleratore che si basa sulle caratteristiche di parallelismo della memoria e permette di sbloccare una potenza computazionale senza precedenti per compiere analisi di complessi flussi di informazioni non strutturate.
Le capacità di computazione parallela della nuova architettura proposta da Micron consentiranno di migliorare sensibilmente le prestazioni di calcolo per quelle aree come la bioinformatica, l'analitica di video e foto, la sicurezza di rete e, in genere, per quelle attività di analisi di Big Data

Questa la presentazione, ma non ci ho capito molto
Non so se sia una cosa tipo Xeon Phi o qualcosa "alla Xilinx", tipo FPGA....
Che siano poi in formato DDR3, boh

boboviz ha scritto:

Automata

Si tratta di un acceleratore che si basa sulle caratteristiche di parallelismo della memoria e permette di sbloccare una potenza computazionale senza precedenti per compiere analisi di complessi flussi di informazioni non strutturate.
Le capacità di computazione parallela della nuova architettura proposta da Micron consentiranno di migliorare sensibilmente le prestazioni di calcolo per quelle aree come la bioinformatica, l'analitica di video e foto, la sicurezza di rete e, in genere, per quelle attività di analisi di Big Data

Questa la presentazione, ma non ci ho capito molto
Non so se sia una cosa tipo Xeon Phi o qualcosa "alla Xilinx", tipo FPGA....
Che siano poi in formato DDR3, boh

Boh, in effetti non si capisce molto, dall'immagine posso azzardare l'ipotesi che abbiano integrato in ogni singolo chip uno o più core (semplici tipo gli ARM o gli shader da GPU) insieme alla RAM. In modo da avere un acesso con bus a tanti bit e senza ritardi tra RAM e CPU, anche se in questo modo la RAM sarebbe partizionata tra i vari core ... e se avesse un doppio bus (tipo vRAM) potrebbe anche essere vista nella sua interezza da una CPU centrale con compiti di coordinamento ... cmq boh

astroale ha scritto:

Boh, in effetti non si capisce molto, dall'immagine posso azzardare l'ipotesi che abbiano integrato in ogni singolo chip uno o più core (semplici tipo gli ARM o gli shader da GPU) insieme alla RAM. In modo da avere un acesso con bus a tanti bit e senza ritardi tra RAM e CPU, anche se in questo modo la RAM sarebbe partizionata tra i vari core ... e se avesse un doppio bus (tipo vRAM) potrebbe anche essere vista nella sua interezza da una CPU centrale con compiti di coordinamento ... cmq boh

Probabilmente la fortuna di questo progetto dipenderà dall'SDK e da che linguaggi supporterà....